`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    00:16:54 11/22/2014 
// Design Name: 
// Module Name:    RxConFifo 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module RxConFifo(
    input clk, reset, 
	input rx,leer,
	output tx,llena,vacia,
	output [7:0] salida
    );
	 
wire tick, tx_done, rx_done;
wire [7:0] d_out_rx;
wire [7:0] d_in_tx;
wire [7:0] r_data_rx;
wire [7:0] w_data_tx;
wire full_tx, empty_rx, empty_tx;
wire rd_rx,wr_tx, tx_fifo_not_empty;

BaudRateGenerator brg ( .clock(clk),.reset(reset), .tick(tick));

Rx rx_dmo (.data(rx), .tick(tick), .Data_Out(d_out_rx), .rx_done(rx_done)); //Este es el verdadero

Fifo Fifo_Rx(.clk(clk), .reset(reset), .rd(leer), .wr(rx_done), .w_data(d_out_rx), .full(llena),
 .empty(vacia), .r_data(salida));


endmodule
